此文是根据以往发表过的文章整理而来，做一定简化，供高阶读者及超频玩家参考。请读者尊重作者劳动，转载请注明作者及来源，并通知作者。

一.以反相器为例看CMOS数字电路的功耗：

由于CMOS的结构，理论上CMOS反相器只要输出端的负载不吸收能量，整个反相器就没有静态功耗。不过反相器的实际工作中，存在动态功耗。

先假设输入为“1”，此时P管截止N管开通，负载电容电量清零。
在输入跳变为零的瞬间，P管开通，N管截止。电流就从电源充入负载电容。在电量Q=CV的时候负载电容饱和，反相器就进入另一个稳定态。
输入再次从“0”跳回“1”的瞬间，P管截止，N管开通，负载电容中的电量被排放到了地线上，能量在NMOS管的电阻中被消耗掉。

在整个周期的两次翻转过程中，有电量Q=CV从电源间接导入地线，总共消耗的电能W=QV，即W=CV^2。再乘上频率f，我们就获得了CMOS电路的功率公式：P=CV^2f。这就是CMOS数字电路的动态功耗，也是目前数字电路主要功耗。


二.MOS管工作原理的进一步说明：

以NMOS管为例，栅极上的电压升高超过一个特定的电压（阀值电压）后，沟道区表面形成反型层连接源漏，NMOS管就开通。PMOS管与NMOS管工作原理几乎相同，所不同的是PMOS管中沟道的载流子不是电子而是空穴，栅电压的极性对沟道的形成起的作用也恰好相反。

决定管子是否开通和开通电流大小的是加在沟道上的电场与阀值电压。
一般来说，源漏之间电场强度越大，最大电流也可以越大，驱动负载的能力就越强。这个数值与晶体管的线宽和源漏之间的电压差（也就是电路的工作电压）密切相关---线宽越小，工作电压越高，晶体管性能就越高。

另外，工作电压与阀值电压的比例也是很关键的因素，这个比例越高，晶体管的反应速度就越快。一般来说，CPU这样的高速数字电路一般设定的工作电压是阀值电压的4-5倍（更高的比例对提高晶体管性能的作用会递减）。


了解晶体管工作的原理，大家就能想到为什么要加电压来提高CPU速度了。提高工作电压一方面提高了源漏之间的电压差，一方面也加大了工作电压与阀值电压的比例。代价就是会按电压的平方比增加电路的功耗（加上频率的提高，功耗会进一步加大）。

对于半导体生产商来说，也可以靠降低阀值电压来提高电路的性能。同样线宽，同样工作电压的情况下，低阀值的MOS管可以比高阀值的MOS管性能高20%甚至更多。



三.90nm时代后的几个重大变化

前面说CMOS电路理论上没有静态功耗，但是在90nm以后情况就变得大不一样了。

首先是阀值电压的问题。按以往的CMOS工艺规律发展的话，90nm下CPU的工作电压应降低到1.2V以下。前面说过，高速数字电路要求工作电压和阀值电压的比例是4：1左右。也就是说，阀值电压也应降低到0.3V以下。

但是有一个重大的问题出现了，实际上MOS管的亚阀泄漏随阀值电压降低而指数提高。阀值电压在0.3V以上的时候，亚阀泄漏是很小的数值，一般可以忽略。但是阀值电压降到0.3V以下，亚阀泄漏就十分显著。这就是90nm的阀值之障。

目前CPU内部的高性能晶体管的阀值电压做到了0.2V甚至更低，实际上晶体管已经无法彻底截止。它们需要用高阀值的其它晶体管来控制其电源（和/或地），也就是组成多阀值电路来控制其功耗。



因为阀值电压与亚阀泄漏的关系，我们一直认可的“芯片使用的电压越高，功耗越高”这种说法在90nm后就变得不再确切了。采用高阀值方案的芯片虽然工作电压可能高，动态功耗略大，但静态功耗可能很小。而采用低阀值方案的芯片虽然工作电压可能略低，但总功耗却未必低。所以即使是同线宽下相似规模，相似功能的芯片，功耗还要看电路设计以及工艺细节的选取，高压不代表高功耗，同样也不再代表高性能，电压高的芯片未必能达到更高的频率。



另外MOS管的另一个部分也出现了严重问题，那就是栅氧层。栅氧层厚度与晶体管的性能也有密切的关系，简单来说栅氧层越薄，晶体管也会有更高的性能。按规律MOS管的栅氧层每一代都要变得略薄，90nm阶段，栅氧层厚度发展到了小于2nm。

不过2nm以上的栅氧层可以看作理想的绝缘层，但是2nm以下栅氧层就会出现明显的穿通泄漏现象，这个泄漏也是按指数形式增加的。这个就是90nm的栅泄漏之障。

有了这两个泄漏因素的影响，90nm及以后数字电路的性能以及功耗的关系就变得复杂得多。



四.超频处理器的选择

上面的这些概念和原理对于选择超频能力强的处理器有很密切的关系。

因为步进和生产批次的原因，目前相同型号规格的处理器往往有不同默认电压。许多人发现有一些默认Vid低的处理器，满载甚至待机的功耗并不低，而一些默认Vid高的处理器，满载及待机的功耗却并不高。这两种CPU哪一种超频能力会更好？

大多数人都知道，跑相同频率，默认电压低就意味着拉到相同电压后可以跑的频率会更高。不过很多人会有这样的疑问：同频率下电压越低，根据MOS电路动态功耗公式P=fCV^2，CPU的功耗也应该更低啊，电压越低CPU越热会不会有啥问题？

其实了解上面“阀值之障”的来龙去脉，就能猜出一些端倪了。处理器的阀值电压要略低，才能用更低的工作电压z正常运作。但是阀值电压少许降低却会导致亚阀泄漏的明显增加。在65nm甚至更低的工艺上，亚阀泄漏增加导致的功耗增加将远大于工作电压降低而导致的动态功耗降低。换句话说，同规格的处理器如果发现默认工作电压略低的功耗却更大，基本就可以确定它采用了更低的阀值电压。

更低的阀值电压还意味着什么？如果增加相同电压，高阀值芯片实际电压与阀值的比例提高要小于低阀值芯片的比例提高。也就是说低阀值芯片对电压会更敏感。也就是说，在现在工艺条件下，功耗越大的处理器很可能越能超。低电压就大功耗的处理器不再是雷，而很可能是雕了。

[ 本帖最后由 spinup 于 2008-10-20 21:00 编辑 ]

以往的文章能给个链接么
看懂70% 吧

[ 本帖最后由 zyy 于 2008-10-20 21:00 编辑 ]

引用:

原帖由 zyy 于 2008-10-20 20:58 发表
以往的文章能给个链接么

保密区。

那么好的文居然不让大家看

引用:

原帖由 zyy 于 2008-10-20 21:01 发表
那么好的文居然不让大家看

呵呵，论坛公开发了就没有投稿价值了。

发在保密区已经不错啦。

您是MC的那位么

zyy同学，这片文章涉及的专业知识比较多，现在问了也是白问，好好学习吧，考个好大学选择相关专业

貌似看懂的肯定过半了

发表此文的原因有二：

一个是很多人对不同电压与功耗的关系有误解。这里再重申一下，只有完全同样工艺的同样芯片，电压越高功耗越大才成立。即使同一厂家，不同批次的产品，这个说法也是不一定成立的。不同厂家不同芯片就更无法直接比较。

另一个是很多人发现intel的一些CPU存在高温雕低温雷的现象。此现象与阀值电压与功耗的关系恰好印证。许多人觉得很迷惑，此文应该能解开他们的疑惑。

很好的文章。不过有一点需要修正一下：“提高工作电压一方面提高了源漏之间的电压差，一方面也加大了工作电压与阀值电压的比例。代价就是会按电压的平方比增加电路的功耗（加上频率的提高，功耗会进一步加大）。”

实际上功耗的增加不会这么多。下面首先来看一下功耗的三个组成部分：
功耗=Ps+Psc+Pl，其中Ps是开关晶体管的功耗；Psc是0->1、1->0跳变瞬间的跳变功耗，又叫短路功耗；Pl是泄露电流功耗。
其中Ps和Psc在功耗的计算方式上可以认为是一样的，都可以用Alpha*C*Freq*V^2来计算，前面楼主已经讲过了。那么下面来看一下Pl。

Pl可以分为两部分，一部分是亚阈值泄漏，另一部分是栅泄漏。栅泄漏一般占据的比较小，我们可以暂且不理会。重点看下亚阈值泄漏。

亚阈值泄漏功耗大致相当于e^(-Vt*q/nkT)，其中e就是常数，Vt是阈值电压，k是普朗克常量，q是单位电荷，T是绝对温度。可以看到，阈值电压和温度变化会引起泄漏功耗指数级的变化。阈值电压在小电流时具有负温度系数、大电流时具有正温度系数。一般来说，当工作温度上升时，阈值电压会略有下降。在其他几个因素不变的前提下，亚阈值泄漏功耗也将上升，升高的幅度取决于温度提升的幅度和阈值电压随温度变化的曲线。在散热不是很差的情况下，只是简单加压10%，温度提升很难达到10%，阈值电压的下降更难达到10%。

那么在处理器提高工作电压并进行超频后频率后，在散热设备不变的前提下，温度一般会升高。那么随之而来的则是动态功耗的大幅增加和亚阈值泄漏功耗的上升，但后者升高不会和电压的平方*频率成正比。

那么从上面就可以推导出来，在处理器提升电压超频后，总功耗并不是跟电压平方成正比往上走的，而是会比这个小一些。

这个跟着好好学习了解，呵呵，支持了

填补了理论知识的空白，很好的文章。

引用:

原帖由 VivaLinux 于 2008-10-20 23:02 发表
很好的文章。不过有一点需要修正一下：“提高工作电压一方面提高了源漏之间的电压差，一方面也加大了工作电压与阀值电压的比例。代价就是会按电压的平方比增加电路的功耗（加上频率的提高，功耗会进一步加大）。”

实际上功耗 ...

要讲得这么精确可太麻烦啦。

不好意思，前面写的有误，把公式给记错了...修改了一下，不过结论不变。还有一个问题还没算：电容随温度的变化，这个要再计算进去就晕死了。

看不懂 证明我是小白

我说昨天晚上看到温度升高亚阈泄漏大幅下降这个说法时小震惊了一下……

引用:

原帖由 Travis 于 2008-10-21 11:03 发表
我说昨天晚上看到温度升高亚阈泄漏大幅下降这个说法时小震惊了一下……

呃，公式里面少记了一个负号。后来越想越不对：按理来说阈值电压下降，亚阈值泄漏应该上升的，怎么就变成下降了？查了一下，证实记错了一个符号关系。

最后结论看得懂就可以了·····

惭愧学过计算机相关课程还是很多不懂.

谈谈SOI与bulk吧。
为何英特尔与台积电都是bulk CMOS technology？ 怎么搞的，GPU全都是用bulk？ SOI好惨啊。

引用:

原帖由 www007 于 2008-10-23 17:35 发表
谈谈SOI与bulk吧。
为何英特尔与台积电都是bulk CMOS technology？ 怎么搞的，GPU全都是用bulk？ SOI好惨啊。

SOI并不惨。
现在大部分著名cpu都采用SOI了。例如IBM的power，Sun的Sparc

SOI与bulk是两条道路。intel和tsmc不采用是因为有自己的原因。另外intel有自己的SOI计划，tsmc等代工厂据说也正在考虑。

引用:

原帖由 spinup 于 2008-10-23 17:53 发表


SOI并不惨。
现在大部分著名cpu都采用SOI了。例如IBM的power，Sun的Sparc

SOI与bulk是两条道路。intel和tsmc不采用是因为有自己的原因。另外intel有自己的SOI计划，tsmc等代工厂据说也正在考虑。 ...

说的都是老黄历吧？
看将来
应该是IBM 32nm后面都和英特尔一样要改为bulk了。 还有ati一直坚持用bulk，阿布扎比新工厂也要建bulk了。 SOI大有退出江湖的态势。
将来属于bulk。 奇怪啊？  

引用:

原帖由 www007 于 2008-10-23 18:14 发表
说的都是老黄历吧？
看将来
应该是IBM 32nm后面都和英特尔一样要改为bulk了。 还有ati一直坚持用bulk，阿布扎比新工厂也要建bulk了。 SOI大有退出江湖的态势。
将来属于bulk。 奇怪啊？   ...

现在没有任何消息说ibm要改用bulk。ati一直使用bulk只是因为tsmc使用bulk。

intel早在2000年前就开始研究DST（depleted substrate tech），实际是一种FD-SOI。IBM和AMD等现在采用的还是PD-SOI。FD-SOI优点比PD-SOI多，但是同样难点也多。有说法说22nm大概是FD-SOI开始使用的时候，你听所SOI会退出江湖，我听说的却是SOI会一统江湖。

引用:

原帖由 spinup 于 2008-10-23 18:38 发表


现在没有任何消息说ibm要改用bulk。ati一直使用bulk只是因为tsmc使用bulk。

intel早在2000年前就开始研究DST（depleted substrate tech），实际是一种FD-SOI。IBM和AMD等现在采用的还是PD-SOI。FD-SOI优点比PD-SOI多，但 ...

两年前K10就如此嘴硬，信了你的结果就是好惨。
现在还是嘴硬。 你说的有准？ 就等着看bulk一统江湖吧。high-k&bulk才是王道。

回到原话题：高负载运行时候，CPU的功耗一大半是动态逻辑，你可以分析一下动态逻辑的情况吧？

引用:

原帖由 www007 于 2008-10-23 21:28 发表
两年前K10就如此嘴硬，信了你的结果就是好惨。
现在还是嘴硬。 你说的有准？ 就等着看bulk一统江湖吧。high-k&bulk才是王道。

回到原话题：高负载运行时候，CPU的功耗一大半是动态逻辑，你可以分析一下动态逻辑的情况吧？ ...

MS我只说过K10的spec fp很强........甚至其他人估计k10强的时候我还泼过冷水。不过既然是A fan，不好宣扬k10不好。

SOI的优劣要说起来要很长篇，至少从我知道的消息来看，SOI的应用还在扩张，未使用SOI的企业也正在作技术储备。未来SOI应用确实会有bulk没有的难点，但是其理论上的性能优势还是没有人会掉以轻心的。

至于动态逻辑，和cpu的功耗没啥必然联系。动态逻辑功耗大的原因是往往有静态功耗。另外CPU功耗一大半归因于动态逻辑也是不成立的，比如intel说过nehalem是全静态电路做的。

看完此文，再也不敢说自己学计算机的。。。。。